ASIC设计
前端
确定项目需求
- 物理实现(制作工艺、面积、封装)
- 性能指标(速度、功耗)
- 功能指标(功能描述、接口定义)
芯片设计
- 项目分块
- PTL代码设计(Verilog/SystemVerilog/VHDL)
- IP集成
验证(Verification)
- 验证设计和计划
- 编写Testbench和Testcase
- 回归/还原测试
- 集成性验证
逻辑综合(Logic Synthesis)
- 将RTL代码设计映射到门级电路的网表
静态时序分析(STA)
- 套用特定的时序模型，针对特定电路分析其是否违反设计者给定的时序限制。通过数学计算方法，来计算所有的路径有没有满足时序。
可测性设计(DFT)
- 为了在芯片生成之后，测试芯片制作有无缺陷，一般在电路中插入扫描链
后端
布局布线
信号布线，包括各种标准单元(基本逻辑门电路)之间的走线
寄生参数提取和时序分析
提取延迟信息，并加入布局布线延迟，得到更真实的时序分析
版图物理验证
DRC(设计规则检查)、LVS(版图一致性检查)
生成GDSII文件，Tap_off流片
Eda工具
Candence
Synopsys
Mentor
数学基础
数据结构
算法设计
图论算法
组合数学
计算几何
其他
pEDA-Schematic
Layout
Simulate
CAM